Modele tuile canal

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Vous pouvez configurer les six blocs FEC par E-Tile dans ce mode. Le noyau IP de l`émetteur-récepteur Intel® Stratix® 10 E-Tile Native PHY vous permet également d`enregistrer les paramètres que vous spécifiez pour les instances IP en tant que fichiers de configuration. Le fichier de configuration stocke les adresses et les valeurs de données pour cette instance IP spécifique. Les fichiers de configuration sont générés pendant la génération d`IP. Ils se trouvent dans le sous- dossier/altera_xcvr_native_s10_etile_181/Synth/reconfig de l`instance IP. Les données de configuration sont disponibles dans les formats suivants: la liaison de canal est une technique courante utilisée pour minimiser l`inclinaison de transmission de voie série à grande vitesse pour des protocoles à plusieurs voies. Le collage des canaux est supporté dans les conditions suivantes: la dalle électronique Intel® Stratix® 10 offre 24 canaux émetteurs-récepteurs duplex intégral. Ces canaux fournissent des débits de données continus de 1 Gbit/s à 30 Gbps en mode NRZ et de 2 Gbit/s à 57,8 Gbps en mode PAM4. Pour les applications de conduite de fond de panier à plus grande portée, des circuits d`égalisation adaptatifs sont disponibles pour égaliser les pertes du système. Voici toutes les connexions possibles de l`architecture E-Tile. L`activation de DataPath dépend de la configuration que vous implémentez.

Référez-vous à l`outil de placement de canal de tuile d`E pour des configurations possibles. Le canal émetteur-récepteur Intel® Stratix® 10 E-Tile prend également en charge le bouclage externe où vous devez connecter les sorties différentielles TX aux entrées différentielles RX. Cette connexion externe doit consister en un chemin de transmission avec impédance de mode différentiel 100 Ω. L`E-Tile Native PHY IP Core prend en charge les modes d`utilisation suivants: dans cette configuration, vous pouvez choisir d`importer les horloges de DataPath TX et RX et l`horloge EMIB à partir d`une source externe dans le noyau FPGA. Activez cette option en sélectionnant le port tx_coreclkin2 dans l`onglet interface principale de l`éditeur de paramètres IP Native PHY. Une fois que tx_coreclkin2 est activé, un port d`entrée supplémentaire est exposé dans le noyau pour piloter l`horloge individuelle d`EMIB pour chaque canal de 25 Gbps. L`horloge FEC est toujours fournie par le canal maître. Cette méthode supprime la dépendance d`une réinitialisation PMA entre les canaux maître et esclave. Les émetteurs-récepteurs E-Tile peuvent être utilisés en mode PLL pour alimenter une horloge dans cette configuration, comme illustré ci-dessous. Seuls les émetteurs-récepteurs en mode PLL peuvent également être utilisés pour la synchronisation des quatre canaux 25G. L`utilisation d`un synchronisation externe emib permet également de fournir une horloge aux canaux de Datarate bas lorsque différents canaux de Datarate sont placés dans le même bloc FEC, par exemple, 25ge et 24g CPRI. La figure suivante montre un canal maître 25 Gbps fournissant l`horloge de DataPath à d`autres trois canaux esclaves 25 Gbps.

La broche d`entrée d`horloge de référence de l`émetteur-récepteur Intel® Stratix® 10 E-Tile prend en charge une plage de fréquences de 125 MHz à 700 MHz, mais le réseau d`horloge de référence prend en charge une fréquence maximale de 500 MHz. chaque fois que vous configurez une fréquence d`horloge de référence supérieure à 500 MHz, le bloc diviser par 2 est automatiquement instancié dans le back-end. Le PCS Intel® Stratix® 10 E-Tile est situé dans le bloc EHIP_LANE, qui comprend les caractéristiques suivantes: référez-vous aux applications/modes pris en charge pour plus de détails sur ces modes, et référez-vous à la section d`interface de PMA pour plus de détails sur le PHY natif de E-Tile Interface PMA. Si vous disposez de plusieurs instances de base IP natives PHY E-Tile sur une seule vignette E, assurez-vous que vous déclarez/dédéclarez la réinitialisation à un seul canal émetteur-récepteur dans une vignette électronique à la fois.